在日常学习、工作或生活中，大家总少不了接触作文或者范文吧，通过文章可以把我们那些零零散散的思想，聚集在一块。大家想知道怎么样才能写一篇比较优质的范文吗？接下来小编就给大家介绍一下优秀的范文该怎么写，我们一起来看一看吧。

EDA设计与开发篇一

一、实验目的

1、掌握多位计数器相连的设计方法。

2、掌握十进制，六进制，二十四进制计数器的设计方法。

3、掌握扬声器的驱动及报时的设计。

4、led灯的花样显示。

5、掌握cpld技术的层次化设计方法。

二、实验器材

1、主芯片altera epf10k10lc84-4。2、8个led灯。

3、扬声器。4、4位数码显示管。5、8个按键开关（清零，调小时，调分钟）。

三、实验内容

根据电路特点，运用层次设计概念设计。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。

1、时计时程序： library ieee;use ;use ;

entity hour is

port(reset,clk : in std_logic;

daout : out std_logic_vector(7 downto 0));end hour;

architecture behav of hour is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);begin

p1: process(reset,clk)

begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<2)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

else

if(count=3)

then

counter<=“0000”;

else

count<=count+1;

count<=“0000”;

end if;

end if;

end if;

end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;

end behav;

2、分计时程序： library ieee;

use ;use ;

entity minute is

port(reset,clk,sethour: in std_logic;

daout : out std_logic_vector(7 downto 0);

enhour : out std_logic);end minute;

architecture behav of minute is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;

p2: process(clk)begin

if(clk'event and clk='0')then

if(counter=0)then

if(count=0)then

carry_out2<='0';

end if;

else

carry_out2<='1';

end if;end if;end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;enhour<=(carry_out1 and carry_out2)or sethour;end behav;

3、秒计时程序： library ieee;

use ;use ;

entity second is

port(reset,clk,setmin : in std_logic;

daout : out std_logic_vector(7 downto 0);

enmin : out std_logic);end second;

architecture behav of second is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)

then

if

(count=9)

then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)

then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;daout(7 downto

4)<=counter;

daout(3

downto

0)<=count;enmin<=carry_out1 or setmin;end behav;6

4、alert程序： library ieee;

use ;use ;

entity alert is port（clkspk : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

speak : out std_logic;

lamp : out std_logic_vector(8 downto 0));end alert;

architecture behav of alert is signal divclkspk2 : std_logic;begin p1: process(clkspk)begin

if(clkspk'event and clkspk='1')then

divclkspk2<=not divclkspk2;

end if;end process;p2: process(second,minute)begin if(minute=“01011001”)then case second is

when “01010001”=>lamp<=“000000001”;speak<=divclkspk2;when “01010010”=>lamp<=“000000010”;speak<='0';when “01010011”=>lamp<=“000000100”;speak<=divclkspk2;when “01010100”=>lamp<=“000001000”;speak<='0';when “01010101”=>lamp<=“000010000”;speak<=divclkspk2;when “01010110”=>lamp<=“000100000”;speak<='0';when “01010111”=>lamp<=“001000000”;speak<=divclkspk2;when “01011000”=>lamp<=“010000000”;speak<='0';when “01011001”=>lamp<=“100000000”;speak<=clkspk;when others=>lamp<=“000000000”;end case;end if;end process;end behav;8

5、seltime程序 library ieee;

use ;use ;

entity seltime is port（ckdsp : in std_logic;

reset : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

hour : in std_logic_vector(7 downto 0);

daout : out std_logic_vector(3 downto 0);

sel : out std_logic_vector(2 downto 0));end seltime;

architecture behav of seltime is signal sec : std_logic_vector(2 downto 0);begin

process(reset,ckdsp)begin

if(reset='0')then sec<=“000”;

elsif(ckdsp'event and ckdsp='1')then

sec<=“000”;else

sec<=sec+1;end if;end if;end process;

process(sec,second,minute,hour)begin case sec is

when “000”=>daout<=second(3 downto 0);when “001”=>daout<=second(7 downto 4);when “011”=>daout<=minute(3 downto 0);when “100”=>daout<=minute(7 downto 4);when “110”=>daout<=hour(3 downto 0);when “111”=>daout<=hour(7 downto 4);when others=>daout<=“1111”;end case;end process;

if(sec=“111”)then

sel<=sec;end behav;

6、deled程序： library ieee;

use ;use ;

entity deled is port（s: in std_logic_vector(3 downto 0);

a,b,c,d,e,f,g,h: out std_logic);end deled;

architecture behav of deled is

signal data:std_logic_vector(3 downto 0);signal dout:std_logic_vector(7 downto 0);begin data<=s;process(data)begin

case data is

when “0000”=>dout<=“00111111”;when “0001”=>dout<=“00000110”;when “0010”=>dout<=“01011011”;when “0011”=>dout<=“01001111”;when “0100”=>dout<=“01100110”;when “0101”=>dout<=“01101101”;when “0110”=>dout<=“01111101”;when “0111”=>dout<=“00000111”;when “1000”=>dout<=“01111111”;when “1001”=>dout<=“01101111”;when “1010”=>dout<=“01110111”;when “1011”=>dout<=“01111100”;when “1100”=>dout<=“00111001”;when “1101”=>dout<=“01011110”;when “1110”=>dout<=“01111001”;when “1111”=>dout<=“01000000”;when others=>dout<=“00000000”;end case;end process;h<=dout(7);

g<=dout(6);

f<=dout(5);

e<=dout(4);d<=dout(3);c<=dout(2);b<=dout(1);a<=dout(0);end behav;

7、顶层原理图：

四、实验结果 顶层原理图仿真波形：

五、心得体会

1、系统设计进要行充分的方案论证，不可盲目就动手去做；

2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；

3、对于数字系统，要考虑同步、异步问题；

4、数字电路的理论分析要结合时序图；

5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；

6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终电路确定之前，要尽量减少模块重叠嵌套，因为在总的电路敲定之前，电路还不成熟，很多地方需要改进，如果在开始时就进行多层模块化，里层模块电路的修改将影响其外层的全部电路，这样就是牵一发动全身，很显然，这样将导致电 数字钟课程设计 电路设计的低效，所以在设计过程中，一定要尽量减少超过两层的模块；

7、遇到问题花了很长时间没有解决掉，要学会想他人请教，别人的不经意一点，可能就能把自己带出思维死区。

EDA设计与开发篇二

eda

多 功 能 数 字 时 钟

专业：11级应用电子技术 班级：二班

学号：110372021307 姓名：贺成林 指导老师：祝宏

日期：2012年6月29日

一、实验目的

1、课程设计是一实践教学环节，是针对《数字电子技术》课程的要求，结合实践对学生进行综合设计性训练，在自学和实践训练中培养学生理论联系实践和实践动手能力，独立地解决实际问题能力。

2、通过课程设计是使学生熟悉和了解可编程专用数字逻辑电路的设计、开发流程，熟悉和了解现代eda设计工具，掌握数字电子系统层次化的设计方法。

已知条件：max+plus软件

基本功能：

1、以数字形式显示时、分、秒的时间；

2、小时计数器为24进制；

3、分秒计数器为60进制。

二、实验要求、综合应用《数字电子技术基础》课程中的理论知识去独立地完成一个设计课题；

2、熟悉和了解现代eda设计、编程、编译、仿真及下载技术的全过程。

三、eda 技术介绍

1、eda 技术概况

eda 是电子设计自动化（electronic design automation）的缩写，在 20 世 纪 90 年代初从计算机辅助设计（cad）、计算机辅助制造（cam）、计算机辅助测试（cat）和计算机辅助工程（cae）的概念发展而来的。eda 技术就是以计算机为工 具，设计者在 eda 软件平台上，用硬件描述语言 hdl 完成设计文件，然后由计算机 自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特 定目标芯片的适配编译、逻辑映射和编程下载等工作。eda 技术的出现，极大地提 高了电路设计的效率和可*性，减轻了设计者的劳动强度。

2、altera quartus ii 软件介绍

quartus ii 是 altera 公司的综合性 pld 开发软件，支持原理图、vhdl、veriloghdl 以及 ahdl（altera hardware description language）等多种 设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件 配置的完整 pld 设计流程。

四、关键词

数字计数器、动态显示、快速校分、整点报时、时段控制。

五、实验步骤

1、秒计数器是60进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数，到5时将两个74161共同预置。从而实现00—59秒的计数功能。

电路图如下：

进行编译及波形仿真，如下图： 将上述文件保存并打包，如图：

2、分计数器是60进制的。功能如秒计数器。其电路图如下：

波形图仿真及打包图如下:

3、小时计数器是24进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数。但是等到上面的记到2时下面的将不能超过4，所以等上面的记到2，下面的记到4时就将两个74161共同预置。从而实现00—24秒的计数功能。

原理图如下：

仿真的波形图及打包的文件图如下：

4、校时。校时是通过加快时分的计数速度来快速校准时间的。实际上我们把秒脉冲cps加到分计数和时计数上，是他们加快计数速度。所以其中我们需要通过开关来选择。

原理图及打包图如下：

5、时段控制：时段控制是通过7485集成电路的数据比较来控制的。

原理图及打包图如下：

6、整点报时：整点报时是通过整点时的二进制数据规律来报时的。

原理图及打包图如下：

7、将时分秒打包文件连成多功能数字电路图如下：

8、多功能数字钟硬件测试原理图如下：

9、部分制作过程图，如下：

六、实验工具

装有quartusⅱ软件的电脑，eda开发板，相关eda设计方面的书籍。

七、设计中遇到问题及解决方法

1、实验后期的引脚分配及下载方法不当，实验所用电脑没有

quartus11.0 的 驱动。耗费时间较多。解决方法：参阅西安电子科技大学出版社出版的《数字电路设计及 verilog hdl 实现》第 394 页关于引脚分配和下载验证的介绍；

2、下载验证过程中时段控制部分有错误，原代码在软件上仿真没有错误，但是下载到实验板验证时，出现错误。解决方法：通过去请教同学及查阅相关资料得到解决。

八、特点和实用性

利用 quartusii 软件，结合所学的数字电路的知识设计一个 24 时多功能数 字钟，具有正常分、秒计时，动态显示、快速校分、整点报时、时段控制的功能。分析整个电路的工作原理，分别说明各子模块的设计原理和调试、仿真、编 程下载的过程，并对最终结果进行总结，最后提出在实验过程中出现的问题和解 决的方案。通过实验掌握一些逻辑组合器件的基本功能和用法，同时体会利用软件设计 电路的方便快捷，避免硬件布线的繁琐，提高效率。

九、心得体会

1、设计必须要有整体概念，提前熟悉软件。刚开始时没头绪，不知道该怎 样分块，进度很慢，加上对软件不是很熟悉，比如：封装要注意哪些，哪些不能 运行，哪些是不正确的操作等等，走了很多冤枉路。

2、设计的模块要分块调试，免得等所有都完工了再调试出错，那样的话很 难确定是什么出错，更加没头绪。有必要的话做一部分后就送到平台上调试，这 样会大大减少出错率。

3、没有硬件软件化的概念，开始设计时没有总体的规划，不知道什么是可行 的，什么是封装，怎样使搭配组合最优化。

4、遇到问题先自己摸索，查阅资料要有技巧，避免没有目的和思路。明白 自己要解决什么问题。同时请教老师，和同学交流。良好的沟通很重要。针对本次的毕业设计，用我国著名的数学家的话概括一下我的感受： “科学上没有平坦的大道，真理长河中有无数礁石险滩。只有不为畏攀登的采药者，只有不怕 巨浪的弄潮儿，才能登上高峰采得仙草，深入水底觅得骊珠。”

十、参阅教材及文献

1、蒋立平编著《数字电路》.南京理工大学翻印；

2、南京理工大学电子技术中心编著.《eda 设计实验指导书》 南京理工大学，2008 年；

3、谭会生，张昌凡.《eda 技术及应用》.西安电子科技大学出版社，2001年；

4、《数字电路设计及 verilog hdl 实现》 西安电子科技大学出版社出版；

5、《电子线路实验设计与仿真讲义》。

EDA设计与开发篇三

简单频率计设计

物理与电子工程学院 电子信息科学与技术专业 2011级 董思林

指导教师 何传红

摘 要：随着数字电子技术的发展，频率测量成为一项越来越普遍的工作，因此测频计常受到人们的青睐。eda技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件设计的电子系统到硬件系统的设计，最终形成集成电子系统或专用集成芯片的一门新技术，其设计的灵活性使得eda技术.快速发展和广泛应用。

关键词：可编程逻辑器件；计数；分频；脉冲；扫描 引言

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得非常重要。测量频率的方法有多种，其中电子计数器测量具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频号的频率测量。本设计采用直接测频法，以quartusⅱ软件为设计平台，采用vhdl语言实现数字频率计的整体设计。伴随着集成电路（ic）技术的发展，电子设计自动化（eda）逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电子系统或电子产品自动化设计的技术，它与电子技术，微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了工程发展。eda的一个重要特征就是使用硬件描述语言（hdl）来完成的设计文件，在电子

第 1 页（共 7 页）设计领域受到了广泛的接受。

eda技术就是以计算机为工具，设计者在eda软件平台上，有硬件描述语言vhdl完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作，最终形成集成电子系统或专业集成芯片的一门新技术。eda技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。设计原理

2.1 基本原理

数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1秒）内信号发生周期变化的次数。在给定的1秒时间内对信号波形计数，并将所计数值显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，然后通过计数器计算这一段时间间隔内的方波脉冲个数并显示出来。这就是数字频率计的基本原理。

2.2 系统框图

通过测频控制信号发生器将由脉冲发生器产生的信号转换成所需要的控制信号clk1和en，待测信号计数器在en的控制下对待测信号进行测量并通过锁存与译码器在clk1的控制下按要求进行显示，大体结构如图1所示：

图2.2 系统框图

第 2 页（共 7 页）整体功能介绍

3.1 计数器设计

频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此，这里用一个双十进制计数器器件74390和其他一些辅助元件来完成。电路框图如图3.1所示。

图3.1 含有时钟使能的2位十进制计数器

图中，74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1clka。与门的另一端由计数使能信号enb控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4位输出q[3]、q[2]、q[1] 和q[0] 并成总线表达方式，即q[3..0]，由图左下角的output输出端口向外输出计数值。同时由一个4输入与门和两个反相器构成进位信号，进位信号进入第二个计数器的时钟输入端2clka。第二个计数器的4位计数输出是q[7]、q[6]、q[5] 和q[4]，总线输出信号是q[7..4].这两个计数器的总得进位信号，可由一个6输入与门和两个反相器产生，由cout输出。clr是计数器的清零信号。对图3.1所示电路进行仿真，其波形图如下图3.1.1所示。

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图3.1.1 仿真波形图

3.2 时序控制电路设计

欲使电路能自动测频，还需增加一个测频时序控制电路，如图3.2所示。该电路由三部分组成：4位二进制计数器7493、4-16译码器74154和两个由双与非门构成的rs触发器。

图3.2 测频时序控制电路

3.3 时钟分频模块设计

由于设计中利用了一个50mhz的时钟信号输入，需要将其分频为合适的频率供给本设计中的各个模块。其程序代码如下：

module clk_div(clk,divclk);input clk;

output divclk;

reg divclk;

reg [div_width-1:0]counter;

parameter div_num = 500000;

parameter div_width = 19;

//时钟偶数分频模块

//定义输入时钟 //定义输出时钟 //定义寄存器

//定义计数寄存器 //参数，定义分频参数

//参数，定义分频参数占用的位宽

第 4 页（共 7 页）always @(posedge clk)

//分频过程

begin

if(counter ==((div_num>>1)-1))//注意分频数的计算公式

begin

counter <= 0;

divclk <= ~divclk;

end

else

counter <= counter + 1'b1;end endmodule

利用此代码生成元件命名为clk_div，供上层文件调用。3.4 数码管动态扫描显示驱动模块设计

本设计利用8位7段led数码管，但只需要2位，需采用动态扫描驱动，为显示频率计的结果，需要在计数器和数码管之间放置一个驱动电路模块，由于数码管的现实字符段码过于冗长，这里只作简要说明。代码总共分为三部分：第一部分是相关参数的定义和段码字符的赋值；第二部分有两个case语句，第一个case语句实现对莫一位数码管的定义，第二个case语句实现对数码管某一个段进行定义；第三部分则是对数码管具体要显示哪个字符进行初始化。3.5 顶层电路设计

将图3.1所示电路包装入库，元件名取为counter8；将图3.2所示电路包装入库，元件名取为ft_ctrl。有了counter8和ft_ctrl，就可以做成自动测频和数据显示的实用频率计了，电路如图3.5所示。图中counter8为第1步生成的2位十进制计数器模块，ft_ctrl为第2步生成的时序控制模块，只含有两个输入信号：待测频率输入信号f_in和测频控制时钟clk。时钟分频模块clk_div在此设计中被调用（例化）了3次，因为此模块采用了参数可配置的设计模式，所以调用同一个原型，通过改变参数就可以实现不同的特性，其中最上面一个时钟分频模块把50mhz分频到1024hz（参数div_num为48828，所以输出频率为50mhz/48828≈1024hz；参数div_width随div_num而变；中间一个分频模块把1024hz分频到8hz作为时序控制模块的时钟，则计数使能信号cnt_en的脉冲宽度即

第 5 页（共 7 页）为1秒，从而可使数码管直接显示f_in的频率值了；下面一个分频模块把1024hz分频到约51hz作为被测频率f_in输入到十进制计数器。

图3.5 顶层电路设计电路 设计总结

通过这次eda课程设计，我对课堂上所学到的理论知识的理解加深了许多，自己动脑、动手设计的能力也得到了较大提高。在这次课程设计的过程中，我对 vhdl 语言有了更深的认识。通过查阅相关资料和动手设计我发现我以前对 vhdl 语言的认识太过肤浅，认为 vhdl 语言只能用于设计小型的电路系统。但有了更深刻的认识之后我发现学好 vhdl 语言可以设计出大规模的、功能复杂的电路系统。以前之所以会有错误的认识是因为自己对 vhdl 语言的了解和掌握还不够。现在仔细想想，这次课程设计使得我对 vhdl 语言的理解与应用能力得到了较大的提升，也让我认识到只要深入学习，提升的空间永远是存在的。在设计的过程中我遇到了一些问题，通过查阅书本我发现了产生错误的原因并解决了问题完成了设计。经过反思我发现较大一部分错误是因为操作的不熟练造成的，这也让我明白了要保持设计的高效率必须经常练习。另一方面我第 6 页（共 7 页）也发现了动手实践的重要性。动手实践是理论知识得以灵活运用的必要前提，也是今后走上工作岗位之后能够很好的完成设计工作的技术保证。只有遇到实际问题并根据自己对课堂上获得的专业知识的理解来解决才能真正的提高自己的能力。这也提醒我在平时的学习生活中不能一味埋头于课本知识，当今社会竞争越来越激烈，社会对人才的要求越来越全面，只有理论知识是远远不够的，必须靠实践作支撑。虽然此次设计完成了，但是我意识到，我对fpga 技术仅仅只是停留在入门的阶段，想要有更大的发展，更深入的研究，还需要更多的努力与实践。因此在学习之余我们应该积极参加各种与专业知识有关的实践活动和竞赛，巩固所学的理论知识，多注重培养实际动手能力和专业技术能力，这样才能在以后的工作岗位上有所作为。

参考文献: [1] 技术实用教程-verilog hdl版（第四版）.科学出版社 [2] 杨欣.电子设计从零开始（第2版），清华大学出版社 [3] 康华光.电子技术基础·模拟部分，高等教育出版社 [4] 康华光.电子技术基础·数字部分，高等教育出版社

[5] 顾斌,赵明忠,姜志鹏,马才根.数字电路eda设计,西安电子科技大学出版社

第 7 页（共 7 页）

EDA设计与开发篇四

eda实验报告

系别：

班级：

姓名：

学号：

目录

介绍

s ii软件介绍

3.实习任务

4.封装引脚图

5.设计程序

6.结果显示

7.实习心得

介绍

eda是电子设计自动化（electronic design automation）缩写。eda技术是以计算机为工具，根据硬件描述语言hdl（hardware description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。硬件描述语言hdl是相对于一般的计算机软件语言，如：c、pascal而言的。hdl语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用hdl程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制fpga和cpld内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就fpga/cpld开发来说，比较常用和流行的hdl主要有abel-hdl、ahdl和vhdl[1]。

几乎所有适于大学生做的数字逻辑电路实验都可以在计算机上利用eda(electronic design automatic—电子设计自动化)软件进行设计、仿真，只有极少量外部配件不能在计算机上进行仿真。因此，在实验前期阶段，即实验预习阶段的主要应用工具是eda软件，利用eda软件可以设计、仿真实验课题，进行虚拟实验。通过虚拟实验使实验者在进入真实实验前就能对预做的实验有相当的了解，甚至可以预测到实验的结果。这样在实际做实验时，可以把许多设计型实验的难度降低，同时能有更多的时间让实验者动手做实验，研究问题，提高实验效率。当前数字电路设计已由计算机辅助设计进入到以计算机为主的设计时代。

s ii 是altera公司的综合性pld开发软件，支持原理图、vhdl、veriloghdl以及ahdl（altera hardware description language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整pld设计流程。

quartus ii支持altera的ip核，包含了lpm/megafunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方eda工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放eda工具。

此外，quartus ii 通过和dsp builder工具与matlab/simulink相结合，可以方便地实现各种dsp应用系统；支持altera的片上可编程系统（sopc）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

maxplus ii 作为altera的上一代pld设计软件，由于其出色的易用性而得到了广泛的应用。目前altera已经停止了对maxplus ii 的更新支持，quartus ii 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。altera在quartus ii 中包含了许多诸如signaltap ii、chip editor和rtl viewer的设计辅助工具，集成了sopc和hardcopy设计流程，并且继承了maxplus ii 友好的图形界面及简便的使用方法。

3.1 设计信号发生器使其能在仪器上显示正弦、三角、方波、锯齿波（其中的两种波形）

2设计频率计使其能测出制定波形的频率

4.波形发生器封装引脚图

5.波形发生器程序（正弦波，方波）

boxing4

library ieee;use ;use ;use ;entity boxing4 is port（rin:in std_logic;

clk: in std_logic;sint:in std_logic_vector(1 downto 0);--set:in std_logic;--_vector;--(1 downto 0);rs,rw,en,lcdon,lcdbon : out std_logic;yout:out std_logic_vector(7 downto 0);data : out std_logic_vector(7 downto 0));end boxing4;architecture fwm of boxing4 is

type states is(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom);--clear_display-清屏;--set_initial-初始化设置;--set_cgram-设置 cgram 地址;--write_cgram-字模写入 cgram;--set_addram1-设置显示 cgram 字符的 addram 地址;--diaplay_cgram-显示 cgram 字符;--set_addram2-设置显示 cgrom 字符的 addram 地址;--diaplay_cgrom-显示 cgrom 字符 signal state:states;type ram_array0 is array(0 to 7)of std_logic_vector(7 downto 0);--定义 ram_array0 为二维数组

type ram_array1 is array(0 to 7)of ram_array0;--定义 ram_array1 为三维数组 signal lcd_clk : std_logic;signal data1,data2,data3:integer range 0 to 9;--signal n:std_logic;signal net1,net2:std_logic_vector(7 downto 0);--signal net3:std_logic;

component choice4_1

port(s:in std_logic_vector(1 downto 0);

d1,d2: in std_logic_vector(7 downto 0);

y: out std_logic_vector(7 downto 0));end component;component fangbo port(clkf,rf:in std_logic;

qf:out std_logic_vector(7 downto 0));end component;component sin port(clksin,rsin:in std_logic;

da:out std_logic_vector(7 downto 0));end component;begin u1: fangbo port map(clkf=>clk,rf=>rin,qf=>net1);u2: sin port map(clksin=>clk,rsin=>rin,da=>net2);u3: choice4_1 port map(s=>sint,d1=>net1,d2=>net2,y=>yout);en <=lcd_clk;rw<= '0';lcdon<='1';lcdbon<='1';data1<=1;data2<=2;data3<=5;

process(clk)

constant m : integer:=50000;--50m 分频到 1khz。

variable cout : integer range 0 to 50000000:=0;begin

if clk'event and clk='0' then cout:=cout+1;

if cout<=m/2 then lcd_clk<='1';

elsif cout

else cout:=0;

end if;

end if;

end process;

process(lcd_clk)constant cgram : ram_array1:=(--自定义 8 个 5*8 字符的字模(x“00”,x“0e”,x“00”,x“0e”,x“00”,x“1f”,x“00”,x“00”),--san(x“04”,x“1f”,x“04”,x“07”,x“05”,x“09”,x“13”,x“01”),--fang(x“00”,x“1f”,x“04”,x“04”,x“17”,x“14”,x“14”,x“1f”),--zheng(x“0e”,x“02”,x“0e”,x“08”,x“08”,x“0e”,x“02”,x“0e”),--zuo xian(x“04”,x“1e”,x“04”,x“08”,x“1e”,x“04”,x“09”,x“1f”),--you xian(x“00”,x“13”,x“0a”,x“03”,x“1a”,x“02”,x“0a”,x“13”),--zuo bo(x“08”,x“1f”,x“09”,x“1e”,x“14”,x“08”,x“14”,x“03”),--you bo(x“18”,x“18”,x“07”,x“08”,x“08”,x“08”,x“07”,x“00”)--℃字符数据存储器);

variable datacnt:integer range 0 to 15;

variable cnt: std_logic_vector(7 downto 0);

variable num:integer range 0 to 7;begin--wait until net3='0';rising_edge(lcd_clk);

if rising_edge(lcd_clk)then

--if sint=“00”then

case sint is

when “11”=>

case state is

when clear_display=> rs<='0';data<=“00000001”;state<=set_initial;--清屏

when set_initial=>

if datacnt<3 then rs<='0';data<=“00111000”;datacnt:=datacnt+1;--设置功能:8 位,两行,5×8/每字符,重复 3 次

elsif datacnt=3 then rs<='0';data<=“00000110”;datacnt:=datacnt+1;--显示模式:完成一个字符码传送后,ac 自动加 1;显

elsif datacnt=4 then rs<='0';data<=“00001100”;datacnt:=datacnt+1;--显示控制:显示开,光标关,光标不闪烁

else rs<='0';datacnt:=0;state <= set_cgram;

end if;

when set_cgram=>rs<='0';--设置 cgram 字符地址

data<=“01000000”+cnt;state<=write_cgram;--设置 cgram 字符地址 000

if num <8 then cnt:=cnt+“00001000”;--设置 cgram 字符地址加 1

end if;

when write_cgram=> rs<='1';--在 指 定 的--cgram 字符地址写入对应的 8 个 5*8 字符字模

data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--写入 cgram 字符地址 000 的 5*8--字符字模

if datacnt=8 then num:=num+1;datacnt:=0;state <= set_cgram;--写入下一个自定义--的 5*8 字符字模

if num =7 then num:=0;cnt:=“00000000”;state<=set_addram1;--8 个 5*8 字符字模写--入完成

end if;

end if;

when set_addram1=>rs<='0';--设置 addram 地址 1

data<=“10000000”;state<=diaplay_cgram;

when diaplay_cgram=>rs<='1';--显示 addram 地址对应的 cgram 字符

--if sint=“00”then

if datacnt=0 then data<=x“02”;datacnt:=datacnt+1;

elsif datacnt=1 then data<=x“03”;datacnt:=datacnt+1;

elsif datacnt=2 then data <= x“04”;datacnt:=datacnt+1;

elsif datacnt=3 then data<=x“05”;datacnt:=datacnt+1;

elsif datacnt=4 then data<=x“06”;datacnt:=datacnt+1;

elsif datacnt=5 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=6 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=7 then data<=x“46”;datacnt:=datacnt+1;

elsif datacnt=8 then data<=x“3a”;datacnt:=datacnt+1;

elsif datacnt=9 then data<=x“31”;datacnt:=datacnt+1;

elsif datacnt=10 then data<=x“30”;datacnt:=datacnt+1;

elsif datacnt=11 then data<=x“4d”;datacnt:=datacnt+1;

elsif datacnt=12 then data<=x“48”;datacnt:=datacnt+1;

elsif datacnt=13 then data<=conv_std_logic_vector(data3+48,8);datacnt:=datacnt+1;--显示 cgrom 中指定的

elsif datacnt=14 then data<=x“5a”;datacnt:=datacnt+1;

else data<=x“20”;datacnt:=0;state <= set_addram2;

end if;

when set_addram2=>rs<='0';--设置 addram 地址 2

data<=“11000000”;state<=diaplay_cgrom;

when diaplay_cgrom=>rs<='1';

if datacnt=0 then data<=x“4a”;datacnt:=datacnt+1;

elsif datacnt=1 then data<=x“41”;datacnt:=datacnt+1;

elsif datacnt=2 then data<=x“43”;datacnt:=datacnt+1;

elsif datacnt=3 then data<=x“4b”;datacnt:=datacnt+1;

elsif datacnt=4 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=5 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=6 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=7 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=8 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=9 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=10 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=11 then data<=conv_std_logic_vector(data3+48,8);datacnt:=datacnt+1;

elsif datacnt=12 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=13 then data<=conv_std_logic_vector(data2+48,8);datacnt:=datacnt+1;

elsif datacnt=14 then data<=conv_std_logic_vector(data1+48,8);datacnt:=datacnt+1;

else data<=x“56”;datacnt:=0;state <= set_addram1;

end if;

end case;

--end if;

when “01”=>

--elsif sint =“01”then

case state is

when clear_display=> rs<='0';data<=“00000001”;state<=set_initial;--清屏

when set_initial=>

if datacnt<3 then rs<='0';data<=“00111000”;datacnt:=datacnt+1;--设置功能:8 位,两行,5×8/每字符,重复 3 次

elsif datacnt=3 then rs<='0';data<=“00000110”;datacnt:=datacnt+1;--显示模式:完成一个字符码传送后,ac 自动加 1;显

elsif datacnt=4 then rs<='0';data<=“00001100”;datacnt:=datacnt+1;--显示控制:显示开,光标关,光标不闪烁

else rs<='0';datacnt:=0;state <= set_cgram;

end if;

when set_cgram=>rs<='0';--设置 cgram 字符地址

data<=“01000000”+cnt;state<=write_cgram;--设置 cgram 字符地址 000

if num <8 then cnt:=cnt+“00001000”;--设置 cgram 字符地址加 1

end if;

when write_cgram=> rs<='1';--在 指 定 的--cgram 字符地址写入对应的 8 个 5*8 字符字模

data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--写入 cgram 字符地址 000 的 5*8--字符字模

if datacnt=8 then num:=num+1;datacnt:=0;state <= set_cgram;--写入下一个自定义--的 5*8 字符字模

if num =7 then num:=0;cnt:=“00000000”;state<=set_addram1;--8 个 5*8 字符字模写--入完成

end if;

end if;

when set_addram1=>rs<='0';--设置 addram 地址 1

data<=“10000000”;state<=diaplay_cgram;

when diaplay_cgram=>rs<='1';--显示 addram 地址对应的 cgram 字符

--if sint=“00”then

if datacnt=0 then data<=x“01”;datacnt:=datacnt+1;

elsif datacnt=1 then data<=x“05”;datacnt:=datacnt+1;

elsif datacnt=2 then data <= x“06”;datacnt:=datacnt+1;

elsif datacnt=3 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=4 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=5 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=6 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=7 then data<=x“46”;datacnt:=datacnt+1;

elsif datacnt=8 then data<=x“3a”;datacnt:=datacnt+1;

elsif datacnt=9 then data<=x“31”;datacnt:=datacnt+1;

elsif datacnt=10 then data<=x“30”;datacnt:=datacnt+1;

elsif datacnt=11 then data<=x“4d”;datacnt:=datacnt+1;

elsif datacnt=12 then data<=x“48”;datacnt:=datacnt+1;

elsif datacnt=13 then data<=conv_std_logic_vector(data3+48,8);datacnt:=datacnt+1;--显示 cgrom 中指定的

elsif datacnt=14 then data<=x“5a”;datacnt:=datacnt+1;

else data<=x“20”;datacnt:=0;state <= set_addram2;

end if;

when set_addram2=>rs<='0';--设置 addram 地址 2

data<=“11000000”;state<=diaplay_cgrom;

when diaplay_cgrom=>rs<='1';

if datacnt=0 then data<=x“4a”;datacnt:=datacnt+1;

elsif datacnt=1 then data<=x“41”;datacnt:=datacnt+1;

elsif datacnt=2 then data<=x“43”;datacnt:=datacnt+1;

elsif datacnt=3 then data<=x“4b”;datacnt:=datacnt+1;

elsif datacnt=4 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=5 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=6 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=7 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=8 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=9 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=10 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=11 then data<=conv_std_logic_vector(data3+48,8);datacnt:=datacnt+1;

elsif datacnt=12 then data<=x“20”;datacnt:=datacnt+1;

elsif datacnt=13 then data<=conv_std_logic_vector(data2+48,8);datacnt:=datacnt+1;

elsif datacnt=14 then data<=conv_std_logic_vector(data1+48,8);datacnt:=datacnt+1;

else data<=x“56”;datacnt:=0;state <= set_addram1;

end if;

end case;

--end if;

when others =>null;

end case;

end if;end process;end fwm;

choice4-1

library ieee;use ;use ;

--程序包 entity choice4_1 is

--定义实体 port(s:in std_logic_vector(1 downto 0);

--信号选择端口s d1,d2: in std_logic_vector(7 downto 0);--d1d2d3d4分别连接四个波形发生模块

y: out std_logic_vector(7 downto 0));--定义输出信号端口 end choice4_1;architecture behav of choice4_1 is

--结构体 begin

process(s)

begin

case s is

--case when语句进行信号位的选择

when “01”=>y<=d1;

when “11”=>y<=d2;

when others=>null;

end case;end process;

--进程结束 end behav;

--结构体结束

fangbo

library ieee;use ;use ;use ;entity fangbo is port(clkf,rf:in std_logic;qf:out std_logic_vector(7 downto 0));end entity;architecture behav of fangbo is signal a:bit;begin process(clkf,rf)--计数分频

variable cnt:integer range 0 to 256;begin if(rf='0')then a<='0';elsif clkf'event and clkf='1' then if cnt<255 then--进行分频 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;process(clkf,a)--信号输出 begin if clkf'event and clkf='1' then if a='1' then qf<=“11111111”;else

qf<=“00000000”;end if;end if;end process;end behav;

sin

library ieee;use ;use ;use ;entity sin is port(clksin,rsin:in std_logic;da:out bit_vector(7 downto 0));end entity;architecture behav of sin is signal a:bit;begin process(clksin,rsin)--计数分频 variable cnt:integer range 0 to 256;begin if(rsin='0')then a<='0';elsif clksin'event and clksin='1' then if cnt<4 then--进行分频 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;--process(clksin,a)process(a)

variable tmp:std_logic_vector(7 downto 0);variable d:bit_vector(7 downto 0);begin--if a='0' then--d:=“00000000”;--elsif clksin'event and clksin='1' then if a'event and a='1' then if tmp=“00111111” then tmp:=“00000000”;else tmp:=tmp+1;end if;case tmp is when “00000000”=>d:=“11111111”;when “00000001”=>d:=“11111110”;when “00000010”=>d:=“11111100”;when “00000011”=>d:=“11111001”;when “00000100”=>d:=“11110101”;when “00000101”=>d:=“11101111”;when “00000110”=>d:=“11101001”;when “00000111”=>d:=“11100001”;when “00001000”=>d:=“11011001”;when “00001001”=>d:=“11001111”;when “00001010”=>d:=“11000101”;when “00001011”=>d:=“10111010”;when “00001100”=>d:=“10101110”;when “00001101”=>d:=“10100010”;when “00001110”=>d:=“10010110”;when “00001111”=>d:=“10001010”;when “00010000”=>d:=“01111100”;when “00010001”=>d:=“01100000”;when “00010010”=>d:=“01100011”;when “00010011”=>d:=“01010111”;when “00010100”=>d:=“01001011”;when “00010101”=>d:=“01000000”;when “00010110”=>d:=“00110101”;when “00010111”=>d:=“00101011”;when “00011000”=>d:=“00100010”;when “00011001”=>d:=“00011010”;when “00011010”=>d:=“00010011”;when “00011011”=>d:=“00001101”;when “00011100”=>d:=“00001000”;when “00011101”=>d:=“00000001”;when “00011110”=>d:=“00000001”;when “00011111”=>d:=“00000000”;when “00100000”=>d:=“00000000”;when “00100001”=>d:=“00000001”;when “00100010”=>d:=“00000001”;when “00100011”=>d:=“00001000”;when “00100100”=>d:=“00001101”;when “00100101”=>d:=“00010011”;when “00100110”=>d:=“00011010”;when “00100111”=>d:=“00100010”;when “00101000”=>d:=“00101011”;when “00101001”=>d:=“00110101”;when “00101010”=>d:=“01000000”;when “00101011”=>d:=“01001011”;when “00101100”=>d:=“01010111”;when “00101101”=>d:=“01100011”;when “00101110”=>d:=“01100000”;when “00101111”=>d:=“01111100”;when “00110000”=>d:=“10001001”;when “00110001”=>d:=“10010110”;when “00110010”=>d:=“10100010”;when “00110011”=>d:=“10101110”;when “00110100”=>d:=“10111010”;when “00110101”=>d:=“11000101”;when “00110110”=>d:=“11011001”;when “00110111”=>d:=“11011001”;when “00111000”=>d:=“11100001”;when “00111001”=>d:=“11101001”;when “00111010”=>d:=“11101111”;when “00111011”=>d:=“11110101”;when “00111100”=>d:=“11111001”;when “00111101”=>d:=“11111100”;when “00111110”=>d:=“11111110”;when “00111111”=>d:=“11111111”;when others=>null;end case;end if;da<=d srl 1;--幅度调整 end process;end behav;

频率计

1、频率产生器： library ieee;use ;library lpm;use ;entity lpm_counter0 is port(clock: in std_logic;q: out std_logic_vector(26 downto 0));end lpm_counter0;architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0);component lpm_counter generic（lpm_direction : string;

lpm_port_updown : string;lpm_type : string;lpm_width : natural);port(clock : in std_logic;

q : out std_logic_vector(26 downto 0));end component;begin q <= sub_wire0(26 downto 0);lpm_counter_component : lpm_counter generic map（lpm_direction => “up”，lpm_port_updown => “port_unused”，lpm_type => “lpm_counter”，lpm_width => 27)port map（clock => clock，q => sub_wire0);end syn;

2、测频控制信号发生器 library ieee;use ;use ;entity testpl is port(clk:in std_logic;--1hz信号

tsten:out std_logic;--计数器使能信号 clr_cnt:out std_logic;--计数器清零信号 load:out std_logic);--锁存器输出控制信号 end testpl;architecture art of testpl is signal div2clk:std_logic;begin process(clk)begin if clk'event and clk='1'then div2clk<=not div2clk;--div2clk为0.5hz end if;end process;process(clk ,div2clk)begin if(clk='0'and div2clk='0')then clr_cnt<='1';--当div2clk与clk同时为零时计数器清零 else clr_cnt<='0';--当div2clk处于的高电平时计数器计数 end if;end process;load<=not div2clk;--锁存器输出与计数器使能信号反相 tsten<=div2clk;end art;

3、有时钟使能的十进制计数器 library ieee;use ;use ;entity cnt10 is port(clk,clr,en: in std_logic;--clk:计数器时钟，clr:清零信号,en:计数使能信号

q: out std_logic_vector(3 downto 0);--q:4位计数结果输出 c10: out std_logic);--计数进位 end cnt10;architecture art of cnt10 is signal cqi: std_logic_vector(3 downto 0);begin process(clk,clr)begin if clr='1' then cqi<=“0000”;--当输入的clr_cnt为低电平1时清零 elsif clk'event and clk='1' then if en='1' then--当输入的tesen为高电平1时允许计数 if(cqi<9)then cqi<=cqi+1;else cqi<=“0000”;--等于9则计数器清零 end if;--当输入的tesen为低电平0时禁止计数，锁定计数值 end if;end if;end process;--产生进位

process(cqi)begin if cqi=“1001” then c10<='1';--当加的9时产生进位输出 else c10<='0';end if;end process;q<=cqi;end art;4、16位锁存器 library ieee;use ;use ;entity reg16b is port(load: in std_logic;--输出锁存控制信号 din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end reg16b;architecture art of reg16b is begin process(load,din)begin if load'event and load='1'then--load为高电平时teten为低电平，计数器禁止 dout<=din;--锁存输入的数据 end if;end process;end art;

5、数码管控制器 library ieee;use ;use ;entity ledcom is port(clk:in std_logic;--数码管扫描频率

datain: in std_logic_vector(15 downto 0);--锁存器输入的16位信号 dataout: out std_logic_vector(3 downto 0);-输出至译码器的4位信号 com: out std_logic_vector(3 downto 0));--输出数码管选择信号 end ledcom;architecture art of ledcom is signal comclk: std_logic_vector(1 downto 0);begin--comclk同扫描频率clk循环变化 process(clk)begin if rising_edge(clk)then if comclk>=3 then

comclk <=“00”;

else comclk<=comclk+1;end if;end if;end process;--数码管选择

process(comclk)begin case comclk is when “00” => com<=“1000”;when “01” => com<=“0100”;when “10” => com<=“0010”;when “11” => com<=“0001”;when others =>null;end case;end process;--对应数码管的输出

process(comclk,datain)begin case comclk is when “11”=> dataout<=datain(3 downto 0);when “10”=> dataout<=datain(7 downto 4);when “01”=> dataout<=datain(11 downto 8);when “00”=> dataout<=datain(15 downto 12);when others =>null;end case;end process;end art;

6、七段数码管的译码器 library ieee;use ;entity ymq is port(d_in: in std_logic_vector(3 downto 0);--数码管控制器输入四位信号

d_out: out std_logic_vector(7 downto 0));--输出8位信号 end ymq;--第8位d_out[7]为逗号 architecture art of ymq is begin process(d_in)begin case d_in is--第8位为1高电平逗号不显示 when “0000” => d_out<=“11000000”;--0 when “0001” => d_out<=“11111001”;--1 when “0010” => d_out<=“10100100”;--2 when “0011” => d_out<=“10110000”;--3 when “0100” => d_out<=“10011001”;--4 when “0101” => d_out<=“10010010”;--5 when “0110” => d_out<=“10000010”;--6 when “0111” => d_out<=“11111000”;--7 when “1000” => d_out<=“10000000”;--8 when “1001” => d_out<=“10010000”;--9 when others =>null;end case;end process;end art;

7、元件声明及例化将各个元器件依据设计相连 library ieee;use ;entity lx is port(clk: in std_logic;led: out std_logic_vector(7 downto 0);ledc: out std_logic_vector(3 downto 0));end lx;architecture art of lx is component lpm_counter0--待调用的频率生成器端口定义 port(clock: in std_logic;q: out std_logic_vector(26 downto 0));end component;--十进制计数器

component cnt10--待调用的有时钟使能的十进制计数器端口定义

port(clk,clr,en: in std_logic;q: out std_logic_vector(3 downto 0);c10: out std_logic);end component;--16位锁存器

component reg16b--待调用的32位锁存器端口定义 port(load: in std_logic;din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end component;--测频控制器

component testpl--待调用的测频控制信号发生器端口定义 port(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;--数码管选择器

component ledcom--待调用的数码管选择器端口定义 port(clk:in std_logic;datain: in std_logic_vector(15 downto 0);dataout: out std_logic_vector(3 downto 0);com: out std_logic_vector(3 downto 0));end component;--译码器

component ymq--待调用的译码器端口定义 port(d_in: in std_logic_vector(3 downto 0);d_out: out std_logic_vector(7 downto 0));end component;signal clk1,clk2,clk3: std_logic;--clk1为1hz信号,clk2为被测信号,clk3为数码管扫描信号

signal tsten,clr,load: std_logic;signal c1,c2,c3,c4: std_logic;signal qout,rout: std_logic_vector(15 downto 0);signal datao: std_logic_vector(3 downto 0);begin u0:testpl port map(clk1,tsten,clr,load);u1:cnt10 port map(clk2,clr,tsten,qout(3 downto 0),c1);u2:cnt10 port map(c1,clr,tsten,qout(7 downto 4),c2);u3:cnt10 port map(c2,clr,tsten,qout(11 downto 8),c3);u4:cnt10 port map(c3,clr,tsten,qout(15 downto 12),c4);u5:reg16b port map(load,qout(15 downto 0),rout);u6:ledcom port map(clk3,rout,datao,ledc);u8:ymq port map(datao,led);u9:lpm_counter0 port map(clk,q(25)=>clk1,q(15)=>clk2,q(17)=>clk3);end art;

6.结果显示

7.实习心得